EDA原理及VHDL实现-从晶体管.门电路到Xilinx Vivado的数字系统设计

本书特色

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本书是为高等学校电子信息类及其相关专业编写的数字系统设计教材。本书共分为11章，主要内容包括数字逻辑基础、可编程逻辑器件工艺和结构、Vivado集成开发环境IP设计流程、Vivado集成开发环境VHDL设计流程、VHDL语言规范、基本数字单元VHDL描述、VHDL数字系统设计和实现、创建和封装用户IP设计和实现、Vivado调试工具原理及实现、数字系统高级设计方法及数模混合系统设计。
本书以Xilinx Artix��7系列FPGA器件和Xilinx*新一代的Vivado 2015.4集成开发环境为设计平台，根据数字系统设计课程的教学要求以及作者多年的教学经验，将本科传统的数字电子技术(数字逻辑)课程与复杂数字系统设计课程相融合，遵循循序渐进，由浅入深的原则，内容涵盖了晶体管、门电路、数字逻辑理论、组合逻辑和时序逻辑、可编程逻辑器件结构、Vivado集成开发环境设计流程、VHDL语言、VHDL复杂数字系统设计、IP封装与调用、在线逻辑分析仪工具以及数模混合系统设计等方面。
为了方便教师的教学和学生的自学，书中列举了大量的设计实例，并提供了配套教学资源(详见书中的学习说明)。本书可作为本科生和研究生学习数字系统设计相关课程的教材，也可作为从事Xilinx FPGA设计的工程技术人员的参考用书，同时也可作为Xilinx大学计划培训的授课教材。

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内容简介

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本书配套有教学课件（PPT）、网络公开教学视频、设计文件源代码和学习交流群等，构建了立体化的学习生态系统。
（1） 知识融合：将数字逻辑（电路）的基础理论和Xilinx*的Vivado集成开发环境进行系统化深度融合。书中内容涵盖了数字逻辑和复杂数字系统设计所要求的全部知识点。通过对数字系统设计理论和设计方法的系统讲解，为后续深入学习计算机硬件课程及数字信号处理课程打下坚实的基础。（2） 知识权威：介绍数字逻辑电路基本知识点时，参考了国外数字逻辑设计领域的权威书籍。在介绍HDL语法时，参考了*的IEEE相关标准。书中所有的设计实例经过严格测试和验证。通过系统化的讲解及规范化的设计实例，帮助读者培养良好的数字系统设计习惯，掌握*的数字系统设计方法和设计理念。（3） 知识涵盖：晶体管、开关系统、数字器件特性、数字集成电路基本知识、逻辑代数基础、组合逻辑电路、时序逻辑电路、有限自动状态机、可编程逻辑器件原理、HDL硬件描述语言、基本数字逻辑单元设计、Vivado设计流程、IP核封装和调用、数字系统设计高级方法、ADC和DAC原理、数/模混合系统设计。（4） 实例丰富：针对每个知识点，都提供了大量的设计实例，以方便教学和自学。

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作者简介

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何宾 著名的嵌入式技术和EDA技术专家，长期从事电子设计自动化方面的教学和科研工作，与全球多家知名的半导体厂商和EDA工具厂商大学计划保持紧密合作。目前已经出版嵌入式和EDA方面的著作30余部，内容涵盖电路仿真、电路设计、可编程逻辑器件、数字信号处理、单片机、嵌入式系统、片上可编程系统等。典型的代表作有《Xilinx FPGA设计权威指南》《Xilinx All Programmable Zynq-7000 SoC设计指南》《Altium Designer 13.0电路设计、仿真与验证权威指南》《Altium Designer 15.0电路仿真、设计、验证与工艺实现权威指南》《Xilinx FPGA数字设计——从门级到行为级的双重描述》《Xilinx FPGA数字信号处理权威指南——从HDL、模型到C的描述》《模拟与数字系统协同设计权威指南-Cypress集成开发环境》《STC单片机原理及应用》《STC单片机C语言程序设计》等。

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目录

序Ⅲ前言Ⅴ学习说明Ⅶ第1章数字逻辑基础1.1数字逻辑的发展史1.2开关系统1.2.10和1的概念1.2.2开关系统的优势1.2.3晶体管作为开关1.2.4半导体物理器件1.2.5半导体逻辑电路1.2.6逻辑电路符号描述1.3半导体数字集成电路1.3.1集成电路的发展序Ⅲ前言Ⅴ学习说明Ⅶ第1章数字逻辑基础1.1数字逻辑的发展史1.2开关系统1.2.10和1的概念1.2.2开关系统的优势1.2.3晶体管作为开关1.2.4半导体物理器件1.2.5半导体逻辑电路1.2.6逻辑电路符号描述1.3半导体数字集成电路1.3.1集成电路的发展1.3.2集成电路构成1.3.3集成电路版图1.4基本逻辑门电路分析1.4.1基本逻辑门电路的描述1.4.2逻辑门电路的传输特性1.4.3基本逻辑门集成电路1.4.4不同工艺逻辑门的连接1.5逻辑代数理论1.5.1逻辑代数中运算关系1.5.2逻辑函数表达式1.6逻辑表达式的化简1.6.1使用运算律化简逻辑表达式1.6.2使用卡诺图化简逻辑表达式1.6.3不完全指定逻辑功能的化简1.6.4输入变量的卡诺图表示1.7毛刺产生及消除1.8数字码制表示和转换1.8.1数字码制表示1.8.2数字码制转换1.9组合逻辑电路1.9.1编码器1.9.2译码器1.9.3码转换器1.9.4数据选择器1.9.5数据比较器1.9.6加法器1.9.7减法器1.9.8加法器/减法器1.9.9乘法器1.10时序逻辑电路1.10.1时序逻辑电路类型1.10.2时序逻辑电路特点1.10.3基本SR锁存器1.10.4同步SR锁存器1.10.5D锁存器1.10.6D触发器1.10.7其他触发器1.10.8普通寄存器1.10.9移位寄存器1.10.10存储器1.11有限自动状态机1.11.1有限自动状态机原理1.11.2状态图表示及实现1.11.3三位计数器第2章可编程逻辑器件工艺和结构2.1可编程逻辑器件的发展历史2.2可编程逻辑器件工艺2.3简单可编程逻辑器件结构2.3.1PROM原理及结构2.3.2PAL原理及结构2.3.3PLA原理及结构2.4CPLD原理及结构2.4.1功能块2.4.2宏单元2.4.3快速连接矩阵2.4.4输入输出块2.5FPGA原理及结构2.5.1查找表结构及功能2.5.2可配置的逻辑块2.5.3时钟资源2.5.4时钟管理模块2.5.5块存储器资源2.5.6互联资源2.5.7专用的DSP模块2.5.8输入和输出块2.5.9吉比特收发器2.5.10PCI�睧模块2.5.11XADC模块2.6CPLD和FPGA比较2.7Xilinx可编程逻辑器件2.7.1Xilinx CPLD芯片介绍2.7.2Xilinx FPGA芯片介绍2.7.3Xilinx PROM芯片介绍第3章Vivado集成开发环境IP核设计流程3.1IP的基本概念3.1.1IP核来源3.1.2IP核的提供方式3.1.3IP核优化3.2Vivado工具设计流程3.3Vivado IP数字系统的设计与实现3.3.1建立新的设计工程3.3.2修改工程设置属性3.3.3创建块设计3.3.4生成设计输出文件3.4XDC文件原理及添加方法3.4.1XDC的特性3.4.2约束文件的使用方法3.4.3约束顺序3.4.4XDC约束命令3.4.5添加XDC文件3.5查看综合后的结果3.6查看实现后的结果3.7生成和下载比特流文件3.7.1生成比特流文件3.7.2下载比特流文件3.8生成和下载PROM文件第4章Vivado集成开发环境VHDL设计流程4.1创建新的设计工程4.2修改工程属性4.3创建并添加一个新的设计文件4.4RTL详细描述和分析4.4.1详细描述的原理4.4.2详细描述的过程4.5设计综合和分析4.5.1综合过程的关键问题4.5.2执行设计综合4.5.3综合报告的查看4.6设计行为级仿真4.7创建实现约束文件XDC4.7.1实现约束的原理4.7.2I/O规划器功能4.7.3实现约束过程4.8设计实现和分析4.8.1设计实现原理4.8.2设计实现及分析4.9设计时序仿真4.10生成并下载比特流文件4.10.1生成比特流文件4.10.2下载比特流文件到FPGA4.11生成并烧写PROM文件第5章VHDL语言规范5.1VHDL程序结构和配置5.1.1VHDL程序结构框架5.1.2VHDL实体5.1.3VHDL结构体5.1.4配置声明5.2VHDL语言描述风格5.2.1行为描述5.2.2数据流描述5.2.3结构化描述5.3VHDL语言要素5.3.1字符集5.3.2语言要素、分隔符和分界符5.3.3标识符5.3.4抽象文字5.3.5字符文字5.3.6字符串文字5.3.7比特字符串文字5.3.8注释5.3.9保留字5.3.10允许的字符替换5.4VHDL设计资源共享5.4.1库的声明和调用5.4.2子程序和函数声明5.4.3函数体和子程序体5.4.4子程序和函数重载5.4.5解析函数5.4.6包声明5.4.7包体5.5VHDL类型5.5.1标量类型5.5.2复合类型5.5.3访问类型5.5.4文件类型5.5.5保护类型5.6VHDL声明5.6.1类型声明5.6.2子类型声明5.6.3对象5.6.4属性声明5.6.5元件声明5.6.6组模板声明5.6.7组声明5.7VHDL说明5.7.1属性说明5.7.2配置说明5.7.3断开说明5.8VHDL名字5.8.1简单名字5.8.2选择名字5.8.3索引名字5.8.4切片名字5.8.5属性名字5.9VHDL表达式5.9.1VHDL操作符5.9.2VHDL操作数5.10VHDL顺序描述语句5.10.1wait语句5.10.2断言和报告语句5.10.3信号分配语句5.10.4变量分配语句5.10.5子程序调用语句5.10.6if语句5.10.7case语句5.10.8loop语句5.10.9next语句5.10.10exit语句5.10.11return语句5.10.12null语句5.11VHDL并发描述语句5.11.1块语句5.11.2进程描述语句5.11.3并行过程调用语句5.11.4并行断言语句5.11.5并行信号分配语句5.11.6元件例化语句5.11.7生成语句第6章基本数字逻辑单元的VHDL描述6.1组合逻辑电路的VHDL描述6.1.1逻辑门的VHDL描述6.1.2编码器的VHDL描述6.1.3译码器的VHDL描述6.1.4多路选择器的VHDL描述6.1.5数字比较器的VHDL描述6.1.6总线缓冲器的VHDL描述6.2数据运算操作的VHDL描述6.2.1加法操作的VHDL描述6.2.2减法操作的VHDL描述6.2.3乘法操作的VHDL描述6.2.4除法操作的VHDL描述6.2.5算术逻辑单元的VHDL描述6.3时序逻辑电路的VHDL描述6.3.1触发器和锁存器的VHDL描述6.3.2计数器的VHDL描述6.3.3移位寄存器的VHDL描述6.3.4脉冲宽度调制PWM的VHDL描述6.4存储器的VHDL描述6.4.1ROM的VHDL描述6.4.2RAM的VHDL描述6.5有限自动状态机的VHDL描述6.5.1FSM设计原理6.5.2FSM的分类及描述第7章VHDL数字系统设计和实现7.1设计所用外设的原理7.1.1LED灯驱动原理7.1.2开关驱动原理7.1.3七段数码管驱动原理7.1.4VGA显示器原理7.1.5通用异步接收发送器原理7.2系统设计原理7.3创建新的设计工程7.4VHDL数字系统设计流程7.4.1设计分频时钟模块27.4.2设计和仿真计数器模块7.4.3设计顶层模块7.4.4设计和例化分频时钟模块17.4.5设计七段数码管模块7.4.6设计和例化分频时钟模块37.4.7设计和例化通用异步收发器模块7.4.8设计和例化分频时钟模块47.4.9设计和例化VGA控制器模块第8章创建和封装用户IP设计和实现8.1Vivado定制IP流程导论8.2封装用户定义IP核设计流程8.2.1创建新的封装IP设计工程8.2.2添加VHDL设计源文件8.2.3设置定制IP的库名和目录8.2.4封装定制IP的实现8.3调用用户自定义IP实现流程8.3.1创建新的调用IP工程8.3.2设置包含调用IP的路径8.3.3创建基于IP的系统8.4系统行为级仿真8.5系统设计综合8.6系统实现和验证第9章Vivado调试工具原理及实现9.1设计调试原理和方法9.2FIFO IP的生成和调用9.2.1创建新的工程9.2.2添加FIFO IP核9.2.3添加顶层设计文件9.2.4添加XDC文件9.3网表插入调试探测流程方法及实现9.3.1网表插入调试探测流程的方法9.3.2网表插入调试探测流程的实现9.4使用添加VHDL属性调试探测流程9.5使用VHDL例化调试核调试探测流程第10章数字系统高级设计方法10.1数字系统设计目标10.2时序基本概念10.2.1基本术语10.2.2时序路径10.2.3建立和保持松弛10.2.4去除和恢复检查10.3逻辑复制和复用10.3.1逻辑复制10.3.2逻辑复用10.4并行和流水线10.4.1并行设计10.4.2流水线设计10.5同步和异步单元处理10.5.1同步单元处理10.5.2异步单元处理10.6逻辑结构处理10.6.1逻辑结构设计方法10.6.2if和case语句的使用第11章数模混合系统设计11.1模数转换器原理11.1.1模数转换器的参数11.1.2模数转换器的类型11.2数模转换器原理11.2.1数模转换器的参数11.2.2数模转换器的类型11.3基于XADC的信号采集和处理原理及实现11.3.1XADC模块原理11.3.2XADC原语11.3.31602模块原理11.3.4信号采集、处理和显示的实现11.4基于DAC的信号发生器的设计原理及实现11.4.1D/A转换器工作原理11.4.2函数信号产生原理11.4.3设计实现信息

封面

书名:EDA原理及VHDL实现-从晶体管.门电路到Xilinx Vivado的数字系统设计

作者:何宾

页数:461

定价:¥69.0

出版社:清华大学出版社

出版日期:2016-12-01

ISBN:9787302446408

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